คู่มือการออกแบบเลเยอร์ PCB HDI 10 ชั้น & ความสมบูรณ์ของสัญญาณสำหรับอุปกรณ์อิเล็กทรอนิกส์ประสิทธิภาพสูง

ในยุคของ 5G, AI และยานพาหนะไฟฟ้า (EVs), PCBs เชื่อมต่อระหว่างกันที่มีความหนาแน่นสูง (HDI) กลายเป็นกระดูกสันหลังของอุปกรณ์อิเล็กทรอนิกส์ขนาดกะทัดรัดเร็วและเชื่อถือได้ ในบรรดาตัวแปร HDI การออกแบบ 10 ชั้นโดดเด่นเป็น "จุดหวาน"-ความหนาแน่นสมดุลของพวกเขา (รองรับ BGAs 0.4 มม. และ45μm microvias) ความเร็วสัญญาณ (28GHz+ mMwave) และความสามารถในการผลิต ซึ่งแตกต่างจาก PCB HDI 4- หรือ 6 ชั้นรุ่น 10 ชั้นสามารถแยกสัญญาณความเร็วสูงจากเส้นทางพลังงานที่มีเสียงดังลด EMI 40%และจัดการระบบหลายแรงดัน (3.3V, 5V, 12V) ในบอร์ดเดียว

อย่างไรก็ตาม PCB HDI 10 ชั้นไม่ได้ไม่มีความซับซ้อน stackup ที่ออกแบบมาไม่ดีสามารถทำลายความสมบูรณ์ของสัญญาณ (SI) ทำให้เกิดฮอตสปอตความร้อนหรือนำไปสู่อัตราข้อบกพร่องที่สูงขึ้น 30% สำหรับวิศวกรและผู้ผลิตการเรียนรู้การออกแบบ HDI stackup 10 ชั้นมีความสำคัญอย่างยิ่งต่อการปลดล็อคศักยภาพของอุปกรณ์ประสิทธิภาพสูงอย่างเต็มที่ตั้งแต่สถานีฐาน 5G ไปจนถึงระบบการจัดการแบตเตอรี่ EV (BMS)

คู่มือนี้แบ่งพื้นฐานของ HDI PCB 10 ชั้นการกำหนดค่าเลเยอร์ที่ดีที่สุดการเลือกวัสดุแนวทางปฏิบัติที่ดีที่สุดของสัญญาณความสมบูรณ์ของสัญญาณและแอปพลิเคชันโลกแห่งความเป็นจริง ด้วยการเปรียบเทียบที่ขับเคลื่อนด้วยข้อมูลและเคล็ดลับที่สามารถดำเนินการได้มันจะช่วยให้คุณออกแบบสแต็กอัพที่ตรงตามมาตรฐานประสิทธิภาพที่เข้มงวดในขณะที่รักษาต้นทุนการผลิตไว้ในการตรวจสอบ

ประเด็นสำคัญ
1. HDI Stackup 10 ชั้นที่ออกแบบมาอย่างดีมอบ EMI ต่ำกว่า HDI 6 ชั้น 40% และรองรับสัญญาณ 28GHz+ MMWave ด้วยการสูญเสีย <1dB/นิ้ว-วิกฤตสำหรับการใช้งาน 5G และเรดาร์
2. การกำหนดค่า“ Signal-Ground-power-ground-signal” (SGPGS) การกำหนดค่าสแต็คย่อยลด crosstalk 50% และรักษาความต้านทาน50Ω/100Ωด้วยความอดทน± 5%
3. การเลือกวัสดุส่งผลโดยตรงต่อ SI: Rogers RO4350 (DK = 3.48) ลดการสูญเสียสัญญาณที่ 28GHz ในขณะที่ FR4 TG สูง (TG≥170° C) ยอดคงเหลือต้นทุนและประสิทธิภาพสำหรับเส้นทางความถี่ต่ำ
4. ข้อผิดพลาดของสแต็คอัพแบบทั่วไป (เช่นการผสมสัญญาณสูง/ความเร็วต่ำระนาบพื้นดินไม่เพียงพอ) ทำให้เกิดความล้มเหลวของ HDI Si 10% 10 ชั้น-ได้รับการยกเว้นด้วยการแยกชั้นและการควบคุมความต้านทานอย่างเข้มงวด
5.10-LAYER HDI PCBS ราคา 2.5X มากกว่า 6 ชั้น แต่ให้ความหนาแน่นขององค์ประกอบที่สูงขึ้น 2 เท่า (ส่วนประกอบ 1,800/ตารางเมตร) และอายุการใช้งานที่ยาวนานกว่า 30% ในสภาพแวดล้อมที่รุนแรง

HDI PCB stackup 10 ชั้นคืออะไร?
HDI PCB stackup 10 ชั้นเป็นโครงสร้างชั้นของทองแดงตัวนำ (สัญญาณ, พลังงาน, พื้นดิน) และฉนวนอิเล็กทริก (สารตั้งต้น, prepreg) เลเยอร์, ​​ออกแบบเพื่อเพิ่มความหนาแน่นและความสมบูรณ์ของสัญญาณ ซึ่งแตกต่างจาก PCBs 10 ชั้นมาตรฐาน (ซึ่งขึ้นอยู่กับ vias ผ่านหลุม), HDI 10 ชั้นใช้ microvias ตาบอด/ฝัง (เส้นผ่านศูนย์กลาง 45–100μm) เพื่อเชื่อมต่อเลเยอร์โดยไม่ต้องเสียพื้นที่-เปิด BGAs 0.4 มม.

เป้าหมายหลักของการออกแบบ HDI Stackup 10 ชั้น
ทุก 10 ชั้น HDI stackup จะต้องบรรลุวัตถุประสงค์ที่ไม่สามารถต่อรองได้สามประการ:

1. การแยกสัญญาณ: แยกสัญญาณความเร็วสูง (28GHz+) ออกจากระนาบพลังงานที่มีเสียงดังและวงจรดิจิตอลเพื่อลด crosstalk
2. การจัดการความร้อน: แจกจ่ายความร้อนใน 2–4 ระนาบภาคพื้นดิน/พลังงานเพื่อหลีกเลี่ยงฮอตสปอตในส่วนประกอบพลังงานสูง (เช่น EV BMS ICS)
3.Manufacturability: ใช้การเคลือบตามลำดับ (อาคารย่อยอาคาร) เพื่อให้แน่ใจว่าการจัดตำแหน่งชั้น±3μm-สำคัญสำหรับ microvias ที่ซ้อนกัน

10 ชั้น HDI เทียบกับมาตรฐาน 10 ชั้น PCB: ความแตกต่างของคีย์
ความแตกต่างของ HDI อยู่ที่เทคโนโลยีและประสิทธิภาพของชั้น ด้านล่างนี้เป็นวิธีที่ HDI 10 ชั้นสแต็คกับ PCBs 10 ชั้นมาตรฐาน:

ตัวอย่าง: สแต็ค HDI 10 ชั้นสำหรับเซลล์ขนาดเล็ก 5G เหมาะกับตัวรับส่งสัญญาณ 28GHz, พอร์ตอีเธอร์เน็ต 4x 2.5Gbps และหน่วยจัดการพลังงาน (PMU) ในพื้นที่ 120 มม. × 120 มม.-VS 180 มม. × 180 มม. สำหรับ PCB มาตรฐาน 10 ชั้น

การกำหนดค่า HDI stackup 10 ชั้นที่ดีที่สุด
ไม่มี“ HDI STACKUP ขนาด 10 ชั้นขนาดเดียว” แต่การกำหนดค่าสองแบบมีอิทธิพลเหนือแอปพลิเคชันประสิทธิภาพสูง: SGPG ที่สมดุล (5+5) และการแยกความเร็วสูง (4+2+4) ตัวเลือกขึ้นอยู่กับการผสมสัญญาณของคุณ (ความเร็วสูงกับพลังงาน) และความต้องการแอปพลิเคชัน

การกำหนดค่า 1: SGPG ที่สมดุล (5+5)-สำหรับการออกแบบสัญญาณผสม
สแต็คที่สมมาตรนี้แยก 10 ชั้นออกเป็นสองชั้นย่อย 5 ชั้นที่เหมือนกัน (บน 1-5 และด้านล่าง 6-10) เหมาะสำหรับการออกแบบที่มีทั้งสัญญาณความเร็วสูงและเส้นทางพลังงานสูง (เช่น EV ADAS, เซ็นเซอร์อุตสาหกรรม)

ทำไมมันถึงใช้งานได้
A.Symmetry: ลด warpage ในระหว่างการเคลือบ (CTE ไม่ตรงกันที่สมดุลข้ามเลเยอร์)
B.Isolation: ระนาบกราวด์คู่แยกความเร็วสูง (เลเยอร์ 1,10) จากพลังงาน (เลเยอร์ 3,8) ตัด crosstalk 50%
C.Flexibility: รองรับทั้ง 28GHz MMWAVE และเส้นทางไฟฟ้า 12V - เหมาะสำหรับโมดูลเรดาร์ EV

การกำหนดค่า 2: การแยกความเร็วสูง (4+2+4)-สำหรับ 28GHz+การออกแบบ
สแต็คอัพนี้อุทิศพลัง/พื้นดิน 2 ชั้นกลาง (เลเยอร์ 5–6) เพื่อแยกสแต็คย่อยความเร็วสูง (บน 1-4 และด้านล่าง 7-10) เหมาะสำหรับ 5G mmwave การสื่อสารดาวเทียมและระบบเรดาร์

ทำไมมันถึงใช้งานได้
A. Central Shield: เลเยอร์ 5–6 ทำหน้าที่เป็น "กรงฟาราเดย์" ระหว่างสแต็คย่อยความเร็วสูงด้านบนและด้านล่างลด EMI 60%
B. MINIMAL Crossings: พลังงานถูก จำกัด ให้อยู่ในเลเยอร์ 5 หลีกเลี่ยงการหยุดชะงักของเส้นทางสัญญาณ
C. การโฟกัสความเร็วสูง: 4 เลเยอร์สัญญาณที่อุทิศให้กับเส้นทาง 28GHz/10Gbps-อุดมสมบูรณ์สำหรับตัวรับส่งสัญญาณฐาน 5G

การเปรียบเทียบ Stackup: การกำหนดค่าใดที่จะเลือก

คำแนะนำ: สำหรับ EV BMS หรือเซ็นเซอร์อุตสาหกรรม (ผสมความเร็วสูง/พลังงาน) ใช้ stackup ที่สมดุล สำหรับ 5G mmwave หรือเรดาร์ (ความเร็วสูงบริสุทธิ์) ให้ใช้ stackup แยกความเร็วสูง

การเลือกวัสดุสำหรับ HDI stackups 10 ชั้น
วัสดุทำให้หรือทำลาย HDI SI 10 ชั้นและความน่าเชื่อถือ สารตั้งต้นที่ไม่ถูกต้องหรือ prepreg สามารถเพิ่มการสูญเสียสัญญาณได้ 40% หรือทำให้เกิดการปั่นป่วนในการปั่นจักรยานด้วยความร้อน ด้านล่างนี้เป็นวัสดุที่สำคัญและข้อกำหนดของพวกเขา:

1. สารตั้งต้นและ prepreg: ยอดคงเหลือ SI และค่าใช้จ่าย
สารตั้งต้น (วัสดุหลัก) และ prepreg (วัสดุพันธะ) กำหนดค่าคงที่ไดอิเล็กตริก (DK), การสูญเสียแทนเจนต์ (DF) และประสิทธิภาพความร้อน - กุญแจทั้งหมดของ SI

กลยุทธ์วัสดุสำหรับ HDI 10 ชั้น
A. ชั้นเรียนความเร็วสูง (1,3,8,10): ใช้ Rogers RO4350 เพื่อลดการสูญเสียสัญญาณ (0.8dB/นิ้วที่ 28GHz เทียบกับ 2.5dB/นิ้วสำหรับ FR4)
B.Power/ชั้นดิน (2,3,7,8): ใช้ FR4 ที่มี TG-TG สูงหรือ FR4 ที่เต็มไปด้วยเซรามิกเพื่อประสิทธิภาพด้านต้นทุนและการนำความร้อน
C.Prepreg: จับคู่ prepreg กับสารตั้งต้น (เช่น Rogers 4450F สำหรับเลเยอร์ RO4350) เพื่อหลีกเลี่ยง CTE ไม่ตรงกัน

ตัวอย่าง: HDI 10 ชั้นสำหรับ 5G ใช้ Rogers RO4350 สำหรับเลเยอร์ 1,3,8,10 และ High-TG FR4 สำหรับส่วนที่เหลือ-ลดต้นทุนวัสดุ 30% เทียบกับการใช้ Rogers สำหรับทุกเลเยอร์

2. ฟอยล์ทองแดง: ความเรียบสำหรับ SI ความเร็วสูง
ความขรุขระของพื้นผิวฟอยล์ทองแดง (RA) ส่งผลโดยตรงต่อการสูญเสียตัวนำที่ความถี่สูง-พื้นผิวเพิ่มการสูญเสียผลกระทบของผิวหนัง (สัญญาณเดินทางไปตามพื้นผิว)

คำแนะนำ
A. ใช้ทองแดงรีดสำหรับเลเยอร์สัญญาณความเร็วสูง (1,3,8,10) เพื่อลดการสูญเสียตัวนำลง 40%
B. ใช้ทองแดงอิเล็กโทรไลติกสำหรับชั้นพลังงาน/พื้นดิน (2,3,7,8) เพื่อเพิ่มความจุกระแสสูงสุด (2oz ED Copper จัดการ 30A สำหรับร่องรอย 1 มม.)

3. พื้นผิวเสร็จสิ้น: ปกป้อง SI และความสามารถในการบัดกรี
พื้นผิวเสร็จสิ้นการป้องกันการเกิดออกซิเดชันของทองแดงและตรวจสอบให้แน่ใจว่าการบัดกรีที่เชื่อถือได้-สำคัญสำหรับ 0.4mm pitch BGAs ใน HDI 10 ชั้น

ตัวเลือกที่สำคัญ
หลีกเลี่ยง HASL (การปรับระดับการประสานอากาศร้อน) สำหรับ HDI 10 ชั้น-พื้นผิวที่ขรุขระ (RA 1–2μM) เพิ่มการสูญเสียสัญญาณ 0.2dB/นิ้วที่ 28GHz เพื่อยกเลิกประโยชน์ของสารตั้งต้นของโรเจอร์ส Enig หรือ Enepig เป็นตัวเลือกเดียวสำหรับการออกแบบความเร็วสูง

การเพิ่มประสิทธิภาพความสมบูรณ์ของสัญญาณสำหรับ HDI stackups 10 ชั้น
Signal Integrity (SI) เป็นปัจจัยการสร้างหรือการแตกหักสำหรับ PCB HDI 10 ชั้น-แม้การเพิ่มขึ้นของสัญญาณการสูญเสียสัญญาณ 1dB สามารถทำให้การออกแบบ 5G หรือการออกแบบเรดาร์ไร้ประโยชน์ ด้านล่างนี้เป็นกลยุทธ์การเพิ่มประสิทธิภาพ SI ที่ได้รับผลกระทบมากที่สุดซึ่งได้รับการสนับสนุนจากข้อมูล:

1. การควบคุมอิมพีแดนซ์: รักษาความอดทน50Ω/100Ω
อิมพีแดนซ์ไม่ตรงกัน (เช่น55Ωแทนที่จะเป็น50Ω) ทำให้เกิดการสะท้อนสัญญาณเพิ่มอัตราข้อผิดพลาดบิต (BER) 40% สำหรับ HDI 10 ชั้น:

สัญญาณท้าย A.Single (MMWave, USB): เป้าหมาย50Ω± 5% ทำสิ่งนี้ด้วยร่องรอยทองแดงที่มีความกว้าง 0.15 มม. บน Rogers RO4350 (ความหนาของอิเล็กทริก 0.1 มม.)
b.differential คู่ (Ethernet 10Gbps, PCIe): เป้าหมาย100Ω± 5% ใช้ร่องรอยกว้าง 0.2 มม. พร้อมระยะห่าง 0.2 มม. (ทองแดง 1oz, Rogers RO4350)

เคล็ดลับเครื่องมือ: ใช้เครื่องคิดเลขอิมพีแดนซ์ของ Altium Designer เพื่อทำให้มิติการติดตามอัตโนมัติลดข้อผิดพลาดด้วยตนเอง 70%

2. ลดการสูญเสียสัญญาณด้วยการแยกชั้น
สัญญาณความเร็วสูง (28GHz+) สูญเสียความแข็งแรงเนื่องจากการสูญเสียอิเล็กทริก (ดูดซับโดยสารตั้งต้น) และการสูญเสียตัวนำ (ความร้อนในทองแดง) ลดสิ่งนี้โดย:

เครื่องบินกราวด์ที่ถูกนำไปใช้: วางระนาบกราวด์โดยตรงติดกับเลเยอร์สัญญาณความเร็วสูงทุกชั้น (เช่นเลเยอร์ 2 ภายใต้เลเยอร์ 1 ชั้น 9 ภายใต้เลเยอร์ 10) สิ่งนี้สร้างการกำหนดค่า“ microstrip” หรือ“ stripline” ที่ลดการสูญเสีย 30%
B.Short Trace Lengths: เก็บร่องรอย 28GHz <5 ซม. - แต่ละเซนติเมตรเพิ่มเติมเพิ่มการสูญเสีย 0.8dB สำหรับเส้นทางที่ยาวขึ้นให้ใช้ตัวทำซ้ำหรืออีควอไลเซอร์
C.Awoid ผ่าน Stubs: Stubs (ไม่ได้ใช้งานผ่านส่วน) ทำให้เกิดการสะท้อนกลับ - รักษาผ่าน Stubs <0.5 มม. สำหรับสัญญาณ 28GHz ใช้ Vind Vias (แทนที่จะเป็นผ่านหลุม) เพื่อกำจัดต้นขั้ว

ผลการทดสอบ: HDI 10 ชั้นที่มีระนาบภาคพื้นดินเฉพาะและร่องรอย 4 ซม. 28GHz มีการสูญเสียทั้งหมด 3.2dB-Vs 5.6dB สำหรับการออกแบบที่มีเครื่องบินภาคพื้นดินที่ใช้ร่วมกันและร่องรอย 6 ซม.

3. ลด crosstalk ด้วยการกำหนดเส้นทางที่เหมาะสม
Crosstalk (สัญญาณการรั่วไหลระหว่างร่องรอยที่อยู่ติดกัน) ลดลง SI ใน HDI 10 ชั้นที่มีความหนาแน่นสูง แก้ไขด้วย:

A. การเว้นระยะห่าง: รักษาระยะห่างความกว้าง 3x ระหว่างร่องรอยความเร็วสูง (เช่นระยะห่าง 0.45 มม. สำหรับการติดตาม 0.15 มม.) สิ่งนี้จะตัด crosstalk 60%
B.Ground Vias: วางพื้นผ่านทุก 2 มม. ตามคู่ที่แตกต่างกัน - สร้าง "โล่" ที่บล็อกการรั่วไหลของสัญญาณ
การแยก C.Layer: หลีกเลี่ยงการกำหนดเส้นทางร่องรอยความเร็วสูงบนเลเยอร์ที่อยู่ติดกัน (เช่นเลเยอร์ 1 และ 3) แยกออกจากกันด้วยระนาบกราวด์ (เลเยอร์ 2) เพื่อลด crosstalk แนวตั้ง 70%

4. การจัดการความร้อนเพื่อรักษา SI
ความร้อนสูงเกินไปย่อยสลายสารตั้งต้น DK และการนำทองแดง - ทั้งสองซึ่งเป็นอันตรายต่อ SI สำหรับ HDI 10 ชั้น:

A.Copper Power/Gloen Planes: ใช้ 2oz Copper สำหรับระนาบพลังงาน (เลเยอร์ 3,8 ในสแต็คที่สมดุล) - พวกเขาแพร่กระจายความร้อน 2x เร็วกว่าทองแดง 1oz
B. VIAS Thermal: สว่าน 0.3 มม. VIAs ที่เต็มไปด้วยทองแดงภายใต้ส่วนประกอบที่ร้อน (เช่น 5G PAs) เพื่อถ่ายโอนความร้อนไปยังระนาบพื้นด้านใน อาร์เรย์ความร้อน 10x10 อาร์เรย์ลดอุณหภูมิส่วนประกอบลง 20 ° C
C.Ewoid ฮอตสปอต: ส่วนประกอบพลังงานสูงกลุ่ม (เช่นตัวควบคุมแรงดันไฟฟ้า) ห่างจากร่องรอยความเร็วสูง-ความร้อนจากส่วนประกอบ 2W สามารถเพิ่มการสูญเสียสัญญาณใกล้เคียง 0.5dB/นิ้ว

ข้อผิดพลาด HDI stackup 10 ชั้นทั่วไป (และวิธีหลีกเลี่ยง)
แม้แต่วิศวกรที่มีประสบการณ์ก็ทำให้เกิดข้อผิดพลาดของ Stackup ที่ทำลาย SI ด้านล่างนี้เป็นข้อผิดพลาดและวิธีแก้ปัญหาสูงสุด:
1. การผสมสัญญาณความเร็วสูงและสัญญาณไฟบนเลเยอร์เดียวกัน
A.Mistake: การกำหนดเส้นทาง 28GHz MMWave Traces และเส้นทางไฟฟ้า 12V บนเลเยอร์เดียวกัน (เช่นเลเยอร์ 1) เสียงรบกวนพลังงานรั่วไหลไปสู่สัญญาณความเร็วสูงเพิ่ม BER 50%
B.Solution: จำกัด พลังไปยังระนาบเฉพาะ (เลเยอร์ 3,8) และสัญญาณความเร็วสูงไปยังเลเยอร์สัญญาณด้านนอก/ด้านใน (เลเยอร์ 1,3,8,10) ใช้เครื่องบินภาคพื้นดินเป็นอุปสรรค

2. การครอบคลุมระนาบกราวด์ไม่เพียงพอ
A.Mistake: การใช้เครื่องบินภาคพื้นดิน“ กริด” (ช่องว่าง 1 มม.) แทนที่จะเป็นระนาบที่เป็นของแข็ง-สร้างเส้นทางการส่งคืนความต้านทานสูงสำหรับสัญญาณความเร็วสูง
B.Solution: ใช้ระนาบพื้นดินที่มีความครอบคลุม≥90% เพิ่มช่องว่างขนาดเล็ก (≤0.5มม.) สำหรับการติดตามการข้าม-รักษาช่องว่างให้ห่างจากเส้นทางความเร็วสูง

3. ไม่ดีผ่านตำแหน่ง
A.Mistake: การวางท่าทางผ่านรูในเส้นทางสัญญาณความเร็วสูง-พวกเขาเพิ่ม 1-2NH ของการเหนี่ยวนำกาฝากทำให้เกิดการสะท้อน
B.Solution: ใช้ vias ตาบอดสำหรับสัญญาณชั้นนอก (เช่นเลเยอร์ 1 → 2) และ vias ฝังสำหรับการเชื่อมต่อชั้นใน (เช่นเลเยอร์ 3 → 4) หลีกเลี่ยงผ่านต้นขั้ว> 0.5 มม.

4. CTE ไม่ตรงกันระหว่างเลเยอร์
A.Mistake: การใช้วัสดุที่มี CTE ที่แตกต่างกันอย่างมากมาย (เช่น Rogers RO4350 (14 ppm/° C) และแกนอลูมิเนียมบริสุทธิ์ (23 ppm/° C)) - ทำให้เกิดการปั่นป่วนในระหว่างการปั่นจักรยานความร้อน
B.Solution: จับคู่ CTE ของเลเยอร์ที่อยู่ติดกัน ตัวอย่างเช่น Pair Rogers RO4350 กับ Rogers 4450F Prepreg (14 ppm/° C) และหลีกเลี่ยงการผสมวัสดุที่แตกต่างกัน

5. ไม่สนใจความคลาดเคลื่อนการผลิต
A.mistake: การออกแบบสำหรับมิติที่เหมาะสม (เช่นการร่องรอย 0.15 มม.) โดยไม่ต้องทำบัญชีสำหรับความคลาดเคลื่อนของการแกะสลัก (± 0.02 มม.) - ผลในรูปแบบความต้านทาน> ± 10%
B.Solution: เพิ่มอัตรากำไรขั้นต้น 10% ในการติดตามขนาด (เช่นการออกแบบร่องรอย 0.17 มม. สำหรับเป้าหมาย 0.15 มม.) ทำงานร่วมกับผู้ผลิตเพื่อยืนยันความคลาดเคลื่อนของกระบวนการ

แอปพลิเคชั่นในโลกแห่งความเป็นจริง: 10 ชั้น HDI stackup สำหรับเซลล์ขนาดเล็ก 5G
โทรคมนาคมชั้นนำ OEM ต้องการ PCB HDI 10 ชั้นสำหรับเซลล์ขนาดเล็ก 5G พร้อมข้อกำหนด:

A.Support 28GHz MMWave (การสูญเสียสัญญาณ <4DB มากกว่า 5 ซม.)
B.Handle 4x 2.5Gbps Ethernet พอร์ต
C.Fit ในตู้ 120 มม. × 120 มม.

การออกแบบ stackup
พวกเขาเลือกการแยกความเร็วสูง (4+2+4) การกำหนดค่าด้วย:

A.layers 1,3,8,10: Rogers RO4350 (28GHz MMWave, 10Gbps Ethernet)
B.Layers 2,4,7,9: 1oz Solid Ground Planes (ครอบคลุม 95%)
C.Layers 5–6: High-TG FR4 (กำลัง 3.3V, ทองแดง 1oz)
D.VIAS: VIAS BLAND 60μM (เลเยอร์ 1 → 2, 10 → 9), 80μm Buried Vias (เลเยอร์ 3 → 4, 7 → 8)

ผลการทดสอบ SI

ผล
A. เซลล์ขนาดเล็กเป็นไปตามมาตรฐาน 5G NR (3GPP ปล่อย 16) สำหรับคุณภาพของสัญญาณ
การทดสอบ B.Field แสดงให้เห็นถึงความครอบคลุมที่ดีกว่าการออกแบบ HDI 6 ชั้นก่อนหน้านี้ถึง 20%
C. ผลผลิตการผลิตสูงถึง 92% ด้วยการเคลือบตามลำดับและการจัดแนวแสง

คำถามที่พบบ่อยประมาณ 10 ชั้น HDI PCB stackups
Q1: ใช้เวลานานแค่ไหนในการออกแบบ HDI stackup 10 ชั้น?
ตอบ: สำหรับวิศวกรที่มีประสบการณ์การออกแบบ stackup ใช้เวลา 2-3 วันรวมถึงการเลือกวัสดุการคำนวณอิมพีแดนซ์และการตรวจสอบ DFM การเพิ่มการจำลอง SI (เช่น HyperlyNX) เพิ่ม 1-2 วัน แต่เป็นสิ่งสำคัญสำหรับการออกแบบความเร็วสูง

Q2: HDI stackups 10 ชั้นสามารถยืดหยุ่นได้หรือไม่?
ตอบ: ใช่ - ใช้สารตั้งต้นโพลีอิมด์ (TG 260 ° C) และทองแดงรีดสำหรับทุกเลเยอร์ HDI stackups 10 ชั้นที่ยืดหยุ่นรองรับรัศมีการดัด 0.5 มม. และเหมาะสำหรับอุปกรณ์สวมใส่หรือโทรศัพท์แบบพับได้ หมายเหตุ: การออกแบบที่ยืดหยุ่นต้องการการเคลือบตามลำดับและราคา 3x มากกว่ารุ่นที่แข็ง

Q3: ความกว้าง/ระยะห่างขั้นต่ำสำหรับ HDI 10 ชั้นคืออะไร?
ตอบ: ผู้ผลิตส่วนใหญ่รองรับ 20/20μm (0.8/0.8mil) ด้วยการแกะสลักด้วยเลเซอร์ กระบวนการขั้นสูง (การพิมพ์หิน UV ลึก) สามารถเข้าถึง15/15μm แต่สิ่งนี้จะเพิ่มค่าใช้จ่าย 20% สำหรับสัญญาณ 28GHz 20/20μmเป็นขั้นต่ำในทางปฏิบัติเพื่อหลีกเลี่ยงการสูญเสียมากเกินไป

Q4: PCB HDI 10 ชั้นราคาเท่าไหร่กับ HDI 6 ชั้น?
ตอบ: PCB HDI 10 ชั้นมีราคา 2.5x มากกว่า HDI 6 ชั้น (เช่น $ 50 เทียบกับ $ 20 ต่อหน่วยสำหรับหน่วย 100k) พรีเมี่ยมมาจากชั้นพิเศษการเคลือบตามลำดับและวัสดุความเร็วสูง (Rogers) สำหรับการรันปริมาณสูงค่าใช้จ่ายต่อหน่วยลดลงเหลือ $ 35– $ 40

Q5: การทดสอบใดที่จำเป็นสำหรับ HDI SI HDI 10 ชั้น?
ตอบ: การทดสอบที่จำเป็นรวมถึง:

A.TDR (Time Domain Reflectometer): วัดความต้านทานและผ่านการสะท้อนกลับ
B.VNA (เครื่องวิเคราะห์เครือข่ายเวกเตอร์): การทดสอบการสูญเสียสัญญาณและ crosstalk ที่ความถี่เป้าหมาย (28GHz+)
C.Hermal Cycling: ตรวจสอบความน่าเชื่อถือ (-40 ° C ถึง 125 ° C, 1,000 รอบ)
การตรวจสอบ DX-ray: ตรวจสอบผ่านการจัดตำแหน่งการเติมและการจัดตำแหน่งเลเยอร์

บทสรุป
การออกแบบสแต็คอัพ HDI PCB 10 ชั้นเป็นการกระทำที่สมดุลระหว่างความหนาแน่นและ SI ต้นทุนและประสิทธิภาพและความสามารถในการผลิตและความน่าเชื่อถือ เมื่อทำถูกต้อง HDI stackup 10 ชั้นจะส่งความหนาแน่นของส่วนประกอบ 2x ของ PCB มาตรฐานรองรับสัญญาณ 28GHz+ mmwave และลด EMI 40%ทำให้มันขาดไม่ได้สำหรับ 5G, EVS และ Aerospace

กุญแจสู่ความสำเร็จอยู่ใน:

1. การเลือกการกำหนดค่า stackup ที่เหมาะสม (สมดุลสำหรับสัญญาณผสมแยกสำหรับความเร็วสูง)
2. การเลือกวัสดุที่จัดลำดับความสำคัญ SI (Rogers สำหรับค่าใช้จ่ายสูงและสูง TG FR4 สำหรับค่าใช้จ่าย)
3. การปรับความต้านทานการกำหนดเส้นทางการติดตามและการจัดการความร้อนเพื่อรักษาคุณภาพของสัญญาณ
4. หลีกเลี่ยงข้อผิดพลาดทั่วไปเช่นเลเยอร์สัญญาณผสม/พลังงานหรือการครอบคลุมพื้นดินไม่เพียงพอ

ในขณะที่อุปกรณ์อิเล็กทรอนิกส์มีความซับซ้อนมากขึ้น HDI 10 ชั้นจะยังคงเป็นเทคโนโลยีที่สำคัญ-เชื่อมช่องว่างระหว่างการย่อขนาดและประสิทธิภาพ ด้วยข้อมูลเชิงลึกในคู่มือนี้คุณจะสามารถออกแบบ stackups ที่ตรงตามมาตรฐานที่เข้มงวดที่สุดลดข้อบกพร่องในการผลิตและส่งมอบผลิตภัณฑ์ที่โดดเด่นในตลาดการแข่งขัน

สำหรับผู้ผลิตการเป็นพันธมิตรกับผู้เชี่ยวชาญ HDI (เช่น LT Circuit) ทำให้มั่นใจได้ว่า stackup ของคุณพร้อมใช้งานพร้อมการเคลือบแบบต่อเนื่องการขุดเจาะด้วยเลเซอร์และการทดสอบ SI ที่ตรวจสอบการออกแบบทุกครั้ง ด้วยสแต็คอัพที่ถูกต้องและพันธมิตร PCB HDI 10 ชั้นไม่เพียงแค่ตรงตามข้อกำหนด-พวกเขากำหนดสิ่งที่เป็นไปได้ใหม่